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Hardware-Beschleunigung einer SISO-Decodierung mittels FPGA


Communications Engineering Lab
Kreuzstr. 11, Zi.
Tel.:
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Stichworte: FPGA, Decoder, Hardware, Beschleunigung

Beschreibung

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/Arbeiten/uploaded/274Turbolader_FPGA.jpgDie Verwendung von hochdatenratigen Einträgerverfahren im Mobilfunk erfordert aufgrund des Mehrwegeempfangs den Einsatz eines Kanalentzerrers. Im Falle eines Turbo-Entzerrers werden Entzerrung und Decodierung iterativ auf einen empfangen Datenblock angewendet. Durch den Austausch von Zuverlässigkeitsinformation zwischen beiden Operationen erzielt dieser Ansatz im Vergleich zu konventionellen Entzerrern beachtliche Gewinne. Die iterative Durchführung sowie die benötigten Soft-Input Soft-Output (SISO) Algorithmen erhöhen jedoch drastisch die Komplexität des Entzerrers. Besonders der rechenintensive Decoder erschwert eine echtzeitfähige Umsetzung des Verfahrens auf programmierbare Signalprozessoren.
Zur Verbesserung der Echtzeitfähigkeit soll die aufwändige SISO-Decodierung durch Hardware-Beschleunigung auf einem FPGA berechnet werden. Als Plattform steht das Xilinx Zynq Evaluations-Modul zur Verfügung, das neben einem FPGA einen ARM Prozessor zur Signalverarbeitung bereitstellt. Die notwendige Kommunikation zwischen FPGA und ARM soll durch Ansteuerung des breitbandigen ACP-Anschlusses erfolgen.

Aufgabenstellung

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1. Einarbeitung in die Theorie der SISO-Decodierung
2. Inbetriebnahme der Xilinx Zynq Plattform
3. Entwurf und Umsetzung der ACP-Ansteuerung auf Seiten des FPGA und des ARM
4. Implementierung des SISO-Decoders und Evaluation der Performance


Voraussetzungen:

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